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第1章 EDA概述1

1.1 EDA工程简介1

1.2 EDA技术的发展历程和未来展望2

1.2.1计算机辅助设计（CAD）阶段2

1.2.2计算机辅助工程设计（CAE）阶段3

1.2.3现代电子设计自动化（EDA）阶段3

1.2.4 EDA技术的未来展望3

1.3 EDA技术的应用4

1.3.1 PCB设计5

1.3.2 ASIC设计6

1.3.3 CPLD/FPGA设计8

1.4 EDA工程的设计流程8

1.4.1设计输入9

1.4.2逻辑综合和优化10

1.4.3布局布线和适配11

1.4.4工程设计的仿真11

1.4.5目标器件的编程和下载11

1.4.6硬件电路的后仿真验证和测试12

1.5 EDA集成开发工具12

1.5.1 Quartus Ⅱ12

1.5.2 ISE+ModelSim13

1.5.3 ispLEVER14

1.5.4其他开发工具15

1.6 EDA技术的学习重点和学习方法15

1.6.1 EDA技术的学习重点15

1.6.2 EDA技术的学习方法16

本章小结16

思考和练习17

第2章 可编程逻辑器件19

2.1可编程逻辑器件概述19

2.1.1可编程逻辑器件的发展19

2.1.2可编程逻辑器件的分类21

2.2 PLD内部结构的表示方法23

2.3 CPLD的基本结构和工作原理24

2.3.1 CPLD的基本结构24

2.3.2 Lattice公司的CPLD25

2.3.3 Altera公司的CPLD28

2.4 FPGA的结构和工作原理33

2.4.1 FPGA的基本结构34

2.4.2 Altera公司的FPGA35

2.4.3 Xilinx公司的FPGA39

2.5 FPGA的配置方式40

2.5.1主动串行配置41

2.5.2主动并行配置41

2.5.3菊花链配置42

2.6 CPLD/FPGA的应用选型43

2.6.1器件逻辑资源的选择43

2.6.2芯片速度的选择43

2.6.3器件功耗的选择43

2.6.4器件封装的选择44

2.6.5 CPLD/FPGA的选择44

本章小结44

思考和练习45

第3章 VHDL硬件描述语言47

3.1硬件描述语言概述47

3.1.1 HDL硬件描述语言47

3.1.2 HDL语言的种类48

3.1.3 VHDL语言的特点53

3.1.4 VHDL和Verilog的比较54

3.1.5 VHDL的硬件环境54

3.2 VHDL程序的基本结构55

3.2.1 VHDL的设计风格55

3.2.2 VHDL设计简述57

3.2.3 VHDL的实体说明61

3.2.4 VHDL的结构体64

3.3 VHDL的基本词法66

3.3.1标识符66

3.3.2数据对象68

3.3.3数据类型70

3.3.4类型转换74

3.3.5运算操作符75

3.4 VHDL的基本语句78

3.4.1赋值语句79

3.4.2 IF语句81

3.4.3 CASE语句82

3.4.4 LOOP语句83

3.4.5 PROCESS进程语句84

3.4.6 COMPONENT元件例化语句86

3.4.7 PORT MAP端口映射语句88

3.5 VHDL的描述风格89

3.5.1行为级描述89

3.5.2数据流描述92

3.5.3门级描述93

3.5.4混合描述94

本章小结95

思考和练习95

第4章 Quartus Ⅱ操作指南102

4.1 Quartus Ⅱ基本设计流程102

4.1.1创建工程102

4.1.2编译工程107

4.1.3时序仿真109

4.1.4 Viewer工具114

4.1.5引脚锁定和下载116

4.2嵌入式逻辑分析仪SignalTap Ⅱ116

4.2.1 SignalTap Ⅱ的启动117

4.2.2调入待测信号118

4.2.3 SignalTap Ⅱ的参数设置118

4.2.4 SignalTap Ⅱ文件的保存和编译下载119

4.2.5 SignalTap Ⅱ的采样分析119

4.3 LPM ROM宏模块的使用119

4.3.1 LPM ROM宏模块的工作原理119

4.3.2初始化数据文件120

4.3.3定制LPM ROM元件121

4.3.4顶层文件的仿真测试125

本章小结126

思考和练习127

第5章 VHDL基本逻辑电路设计129

5.1组合逻辑电路设计129

5.1.1基本门电路的设计129

5.1.2三态门及总线缓冲器的设计131

5.1.3优先编码器的设计134

5.1.4译码器的设计137

5.1.5运算器的设计141

5.1.6多路选择器的设计143

5.2时序逻辑电路设计145

5.2.1触发器的设计145

5.2.2寄存器的设计149

5.2.3计数器的设计152

5.3存储器设计154

5.3.1只读存储器ROM的设计154

5.3.2静态数据存储器SRAM的设计156

5.3.3先进先出堆栈FIFO的设计157

5.4状态机设计161

5.4.1状态机概述161

5.4.2 Moore状态机的设计162

5.4.3 Mealy状态机的设计165

5.4.4容错状态机的设计167

本章小结168

思考和练习168

第6章 VHDL语句进阶173

6.1并行语句173

6.1.1块语句（BLOCK）173

6.1.2生成语句（GENERATE）176

6.1.3报告语句（REPORT）179

6.1.4并行断言语句（ASSERT）181

6.1.5过程调用语句（PROCEDURE）182

6.2顺序语句183

6.2.1 WAIT语句183

6.2.2 NEXT语句185

6.2.3 EXIT语句186

6.2.4 NULL语句187

6.2.5 RETURN语句187

本章小结188

思考和练习189

第7章 VHDL的属性描述和仿真延时192

7.1预定义属性192

7.2数值类属性函数193

7.2.1数值类型属性函数193

7.2.2数值数组属性函数194

7.2.3数值块属性函数194

7.3函数属性196

7.3.1函数类型属性196

7.3.2函数数组属性197

7.3.3函数信号属性199

7.4信号（SIGNAL）属性201

7.4.1带DELAYED （time）属性的信号SIGNAL201

7.4.2带STABLE （time）属性的信号SIGNAL201

7.4.3带QUIET （time）属性的信号SIGNAL202

7.4.4带TRANSACTION属性的信号SIGNAL203

7.5数据类型的属性函数203

7.6数据区间的属性函数204

7.7 VHDL的设计仿真205

7.7.1仿真的概念205

7.7.2仿真延迟206

7.7.3仿真周期207

7.8时间数字转化器（TDC）的设计209

7.8.1时间数字转化器（TDC）的应用209

7.8.2 TDC的工作原理209

7.8.3 TDC的分类210

7.8.4延时链结构TDC在FPGA上的实现213

本章小结218

思考和练习218

第8章 VHDL层次化程序设计220

8.1层次化程序设计方法220

8.2库和程序包221

8.2.1库221

8.2.2程序包222

8.2.3常用的程序包223

8.3文件输入/输出程序包227

8.3.1 TEXTIO程序包语法227

8.3.2 TEXTIO程序包的过程函数228

8.3.3 TEXTIO程序包的调用229

8.4元件的配置229

8.4.1默认连接和默认配置230

8.4.2元件配置232

8.5子程序235

8.6重载235

8.6.1函数重载236

8.6.2运算符重载237

8.6.3别名（替换名）238

本章小结238

思考和练习239

第9章 VHDL的数字系统设计241

9.1数字系统概述241

9.2数字系统的设计方法和设计流程242

9.2.1数字系统的设计方法242

9.2.2数字系统的设计流程243

9.3数字系统设计实例244

9.3.1 7段数码管驱动电路的设计244

9.3.2键盘接口的设计249

9.3.3 DAC接口的设计254

9.3.4 ADC接口的设计259

9.3.5八音盒的设计267

9.3.6 UART接口的设计273

本章小结281

实验练习282

第10章 VHDL在通信和DSP系统中的应用285

10.1通信与DSP系统概述285

10.2通信与DSP系统设计实例286

10.2.1 ASK调制解调器的设计286

10.2.2快速加法器的设计293

10.2.3快速乘法器的设计298

10.2.4 CORDIC极坐标转换器的设计306

10.2.5 FIR数字滤波器的设计310

10.2.6 IIR数字滤波器的设计314

本章小结317

实验练习317